概述
使用 mac 的同学应该经常会使用 alfred 这个软件, 主要能随时能够通过一个快键键打开查询窗口, 方便的搜索或打开软件, 文件等等, 同时也可以集成脚本方便实现其它的功能.
在日常使用的时候, 有时会查询一下某个中文的英文单词. 之前的方式是打开有道网站或词典软件查询, 不是太方便,
VL1 四选一多路器
`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output [1:0]mux_out
);
//*************code***********//
assign
魔幻的2022年中中断了写学习笔记的工作。孩子去澳洲上学去了，再次入坑写写学习笔记。
孩子在大学中需要用R语言，我也跟着学习起来。
R语言主要用于学术研究中的统计、数据挖掘等数据科学，用热门的ChatGPT得到与Python的区别的回答如下：
====ChatGPT回答内容======
R语言和P
这次设计一个DDS信号发生器。该设计的特点有：
双通道的DA输出，可以调节频率、相位、和波形（正弦波、方波、三角波）。
拥有相位重置的功能，能够同时重置两个输出波形的相位。
本次采用的是小梅哥的ACM2108模块。该模块有两个通道的ADC和两个通道的DAC。
本次设计的前置是DDS基本模块，具体可
有限状态机
写RTL的时候,实现一个功能的时候有很多种方法
将系统划分为多个状态,状态之间有状态的转移,第一步,第二步,,,,形成有限状态机
流水线技术设计,从输入到输出有多个步骤
有限状态机,状态是有限的,比如8个状态,16个状态等,在进行设计的时候,状态机的状态不要太多,状态超过10个,就会造
效果图：
// 这里设置默认初始步骤StepContentFn('.starBox', "已申请:杨博:2020/2/3:已申请审批意见, 已立项:杨博:2020/5/5:已立项审批意见, 实施中:张三:2020/5/9:实施中意见, 等待中:杨博:2020/6/6:等待中审批意见,已完结:杨博
这次设计一个VGA、TFT显示模块，其特点如下：
行同步信号、场同步信号、数据有效信号的延迟数可调。（应用时方便与存储模块数据对齐）
分辨率可以通过调整参数来改变。
数据格式为RGR565,可简单修改位宽来修改成其他数据格式。
TFT的接口时序和VGA的时序相似，但是TFT接口比VGA多了数据有效
最近在写一本Xilinx的FPGA方面的书，现将HLS部分内容在这里分享给大家，希望大家喜欢，也欢迎批评指正。[原创www.cnblogs.com/helesheng]
在可编程逻辑器件被用于电子系统设计的前期，由于所含的逻辑资源较少，绝大部分情况下，它们被用于实现数据的传输和接口电路。工程师们习
转载自：R语言教程
面向对象的编程侧重于数据和对象，而不是程序。面向对象的模型有助于我们对现实生活中的对象进行建模。为了在数据科学领域出类拔萃，掌握面向对象的编程概念很重要。每个程序都有特殊类型的类。在本教程中，将重点讨论R语言中的S3和S4类、泛型函数、类之间的继承性和多态性。在本教程中，我们将
一、DDS工作原理
以正弦信号为例，DDS大概就是将M个点的一个周期的正弦序列存入ROM中，序列数据的地址就是正弦信号的相位；
通过修改频率控制字(Fword)来改变每隔多少个地址取ROM里的数据进行输出。频率控制字越大，从ROM取出的数据点就越少，点数越少，输出一个周期信号的时间就越短，从而改变
1、创建工程后点击IP Catalog
2、在搜索栏搜索ROM，并选择Block Memory Generator
3、在弹出来的界面中选择单口ROM
4、然后修改位宽和深度（这里根据我的需求设置为8位宽，4096深度）；并把使能端口取消；勾上Core Output Register，使数据延迟一
Blazor WebAssembly加载优化方案
对于Blazor WebAssembly加载方案的优化是针对于WebAssembly首次加载，由于BlazorWebAssembly是在首次加载的时候会将.NET Core的所有程序集都会加载到浏览器中，并且在使用的时候可能引用了很多第三方的dll
这次设计一个通用的多字节SPI接口模块，特点如下：
可以设置为1-128字节的SPI通信模块
可以修改CPOL、CPHA来进行不同的通信模式
可以设置输出的时钟
状态转移图和思路与多字节串口发送模块一样，这里就不给出了，具体可看该随笔。
一、模块代码
1、需要的模块
通用8位SPI接口模块
`
本次设计一个八位的SPI的接口模块，可以修改输出的频率，也可以通过修改参数来设置通信模式。
本模块是设定生成一个目标输出频率的二倍的计数器，然后通关计数的值来输出响应的信号，从而进行SPI通信。
本模块既可以发送数据也可以接收数据，给Send_en信号使开始发送数据，在接收到8位数据后会生成Rea
本次案例是按着小梅哥的思路来写的，部分截图和文字来自其教学视频。
1、状态机的设定
2、模块代码
`timescale 1ns / 1ps
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简介
开发板：EGO1
开发环境：Windows10 + Xilinx Vivado 2020
数字逻辑大作业题目 7： 乒乓球比赛模拟机的设计
乒乓球比赛模拟机用发光二极管（LED）模拟乒乓球运动轨迹，是由甲乙双方参赛，加上裁判的三人游戏（也可以不用裁判）。
管脚约束代码：
点击
RTL例子
module led( input wire in1, input wire in2, input wire sel, output reg out //输出控制LED灯);//输入只能是wire型变量 输出可以是wire型变量也可以是reg型变量//如果输出是在always块中被
这次设计一个可以接收多字节（通过修改例化时的位宽实现）的串口接收模块。
当接收到9个字节的数据，但是我们只需要8个字节的数据时候，我们需要的是前八位的数据还是后八位的数据我们无法确定。
所以我们需要设定一种传输协议，这种协议我们可以自定义规则。我们就设定前缀为8'h55+8'hA5，后缀为
前言
之前一直眼馋Sipeed的Tang系列，正好遇到有工程需要高速控制并行总线，就买了NANO 9K和Primer 20K试试水
买回来先拆的贵的20k，结果发现Sipeed设计师有奇怪的脑回路：
核心板没有指示灯，没有集成下载器
tf卡在核心板与底板中间藏着，JTAG丝印在背面
JTAG接口和
1、设计想法
原理与之前的串口发送模块一样，1位的数据位和8位的数据位再加上1位的停止位。唯一不同的是在接收的时候要考虑到有干扰的情况下，为了避免干扰，我们对每位数据进行多次采样，按出现概率大的值为该数据位的值。
如果按照通常想法在每bits位中间取值的话，bit3位出现图中的干扰很有可能会读出错
客服
