verilog语言简介
verilog语言是一种语法类似于c的语言，但是与c语言也有不同之处，比如：
1.verilog语言是并行的，每个always块都是同时执行，而c语言是顺序执行的
2.verilog又被称作硬件描述语言，在用verilog语言编程的时候，不如说是在用verilog描
标签：erlang
一、运算符 1、变量 2、运算符** 3、表达式
1、变量
变量解释：编程中最小的存储单元（空间），它的空间大小由它在声明时的数据类型决定。
1.1、声明 : 定义一个变量，告诉Delphi一个名字的存储空间
1 var 变量名:数据类型;
1.2、变量初始化（给变量的第一
发布端：
import pika
import time
credentials = pika.credentials.PlainCredentials('root', 'root',erase_on_connect =False)
s_conn = pika.BlockingConne
代码模块与职责
所有的代码都在src目录下，这会导致一上手的时候无法快速划分模块，不便于理解，如果分类然后放文件夹就会好一些。
最关键的部分在于uCEFApplication，是和dll链接的部分
uCEFInterfaces.pas，可以在这个文件内找到所有关于接口类型的声明，抽象了基本
一、例程：Delphi中独有的称呼，例程是将具体某个功能的代码进行封装表现形式： 1、过程 2、函数 过程和函数的区别在于有没有返回值二、例程的作用 1、可以解决命名冲突问题 2、提高代码的重复使用率 3、提高代码可维护性三、使用历程 1、定义
1
一、常量
1、常量定义:一开始定义好的值，以后在程序的运行过程中不允许改变
1 const
2 Pi : Double = 3.141592; //定义为常量
3 {常量的定义方式，可以不进行类型的声明，编译器会根据具体值决定常量的的类型}
4 Pi2 = 3.141
1、判断0~10之间，当循环I=3时候跳出当前循环，当I等于8时候，退出当前循环。
1 procedure Countand();
2 var
3 I: Integer;
4 begin
5 for I := 0 to 10 do
6 begin
7
1、面向过程2、基于对象3、面向对象
抽象：将同类事物向上抽取的过程 派生（继承）： 编程中的继承指的是类和类之间的关系，称为派生。 封装：将不必要的暴漏的细节隐藏起来。 多态：一类事物以多种形态存在
1 {*---------------------------------
修改下载方式：
从上一篇分析已经得知均线黄金交叉原则并不适用于震荡期，那有什么办法可以规避震荡期呢或者说有什么办法可以减少无脑跟的损失？我们继续玩一下。
Required Packages
library(quantmod)
library(ggplot2)
library(scales)
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项目背景
近期，总经办邮件反馈考勤数据频繁丢失，请IT排查其根本原因，并提供整改措施。
措不及防，这个项目当初并不是IT主导的，是设备部采购，然后协同软件供应商直接安装、部署和调试的，IT只是提供几个数据库表接口给供应商。然后我们就开始在设备、总经办、供应商之间相互扯皮，之所以扯皮
Windows VCL 程序:
1. 用文本编辑器打开Delphi项目的.dproj文件。2. 搜索关键字“<Icon_MainIcon>”，查找Icon_MainIcon元素。3. 将所有Icon_MainIcon元素的内容删除（删除<Icon_
调用SuperDll
接上一篇Delphi创建Superdll，将生成的SuperDll.dll文件复制到本工程路径下，创建如下代码进行Superdll各个接口的测试。
创建uSuperDll.pas单元，用来对接DLL，具体看如下代码；
创建Delphi WinFrm窗体，引用uSupe
目的:
1. 窗口不在任务栏显示。
2. 窗口不显示在Alt+Tab的切换列表中。
3. 在任务管理器的应用程序列表中不显示。
示例:
type
TAppWndBrowser = class( TForm )
published
procedure CreateP
本项目实现的是一个微riscv处理器核(tinyriscv)，用verilog语言编写，只求以最简单、最通俗易懂的方式实现riscv指令的功能，因此没有特意去对代码做任何的优化，因此你会看到里面写的代码有很多冗余的地方。tinyriscv处理器核有以下特点：
1)实现了RV32I
[FPGA]Verilog 60s秒表计时器
1.引述
这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。
2.分频
看此文档前，先参考一下文档 https://blog.csdn.net/downmoon/article/details/24374609
环境：阿里云ECS SQL Server 2017 + Delphi7
测试用xcopy，robocopy等命令迁移文件好像不太会用。有感兴趣的朋友，
燃气灶控制器的设计与实现
一、引述
本次实验所用可编程器件型号为MAXII EPM1270T144C5（其引脚表见本人另一博文，链接为 https://www.cnblogs.com/RDJLM/p/12075584.html），通过可编程实验板实现一个基本的模拟燃气灶。
二、设计课题的基
日前,用IW做了小东西,开始用单独的执行程序发布,一切都没有什么问题,但是发布到正式环境中,用windows IIS发布,怎么也获取不了程序所在的物理路径,而后看了万一的博客,试了一下程序能正常运行,特此记录一下.
IWApplication.gGetAppPath;//程序
本节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。
二十进制编码器及Verilog HDL描述
二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号为高电平时，输出相应的BCD码，因
客服
