Verilog语言的可综合语法与不可综合语法
Verilog HDL 大致可以分为一下几个标准：Verilog-95,Verilog-2001 和 SystemVerilog。随着标准版本的升级，新版本中的关键字越来越多，然而增加的关键字主要是验证这个方向的。Verilog 标准实际包括了两个部分，逻辑综合和验证，而综合有时验证的一个子集。以计数器作为一个简单的例子来阐述验证与综合：
下面是一个计数器，4 位计数器，编写代码推荐是微软的 Visual Studio Code，也可以是如何支持语法高亮的编辑器，不要用 Modelsim 自带的编辑器，因为真的是十分难用啊
内容来源于网络如有侵权请私信删除
文章来源: 博客园
原文链接: https://www.cnblogs.com/SummerSunnyDay/p/13698332.html
- 还没有人评论，欢迎说说您的想法！
客服
