概述  ZYNQ分为PS和PL两部分,PS端即ARM,PL即FPGA。在使用ZYNQ的时候不免需要PS和PL端进行通信。大多是情况下PS作为主端,PL作为从端,通过AXI总线实现PS-PL端的通信。本文主要介绍PL(即FPGA)如何配置的。 Block Design创建   1.点击Create
目录 实验 9 FPGA数字钟 实验分析: 实现思路: 硬件支持: 硬件描述语言代码编写: 1 顶层模块 2 时钟分频,(正/倒)计时器模块 3 输入处理模块in_out.v 5 24小时时钟,计时,秒表模块 6 闹钟 7 时间设置 实验 9 F
Fsm1  这里需要实现一个简单的摩尔状态机,即输出只与状态有关的状态机。 我这里代码看上去比长一点,答案用的case和三目运算符,结果是一样的。 module top_module( input clk, input areset, // Asynchronous res
Rule90 第一次见这东西有点莫名其妙,但是其实看懂了之后就是左移和右移相异或,注意这里使用的是逻辑右移,会自动补零,不能使用算数左移<<<。 module top_module( input clk, input load, input [511:0
Conditional 使用三目运算符可以实现一个数据选择器,可以替代if语句,不过:?可读性较差,复杂逻辑还是推荐用if。 注意这道题中间变量的定义,不定义中间变量表达式会变得十分复杂且可读性差。   module top_module ( input [7:0] a, b, c, d
Alwaysblock1 组合逻辑always块的使用,注意这里的wire和reg综合出来的结果是一样的,这里只是verilog语法导致二者声明不一样。 // synthesis verilog_input_version verilog_2001 module top_module(