编程教材 《R语言实战·第2版》Robert I. Kabacoff
课程教材《商务与经济统计·原书第13版》 (安德森)
P86、案例3-3 亚太地区商学院
加载数据
已知数据集为csv文件，所以要按间隔符形式导入。并删除带缺省值的列。
字符串替换函数 gsub(匹配内容，替换内容，操
标签：R语言
Module
模块例化的两种方式：按端口位置例化、按端口名例化。
module top_module ( input a, input b, output out );
mod_a instance1 (
.in1(a),
.in2(b),
编程教材 《R语言实战·第2版》Robert I. Kabacoff
课程教材《商务与经济统计·原书第13版》 (安德森)
P143、案例 Go Bananas
#1 生产中断的概率
c <- pbinom(4, 25, .08) # 4 是默认 P(x <= 4)
ans
Alwaysblock1
组合逻辑always块的使用，注意这里的wire和reg综合出来的结果是一样的，这里只是verilog语法导致二者声明不一样。
// synthesis verilog_input_version verilog_2001
module top_module(
Exams/m2014 q4h
module top_module (
input in,
output out);
assign out=in;
endmodule
Exams/m2014 q4i
module top_module (
output out);
a
Conditional
使用三目运算符可以实现一个数据选择器，可以替代if语句，不过:?可读性较差，复杂逻辑还是推荐用if。
注意这道题中间变量的定义，不定义中间变量表达式会变得十分复杂且可读性差。
module top_module (
input [7:0] a, b, c, d
Kmap1
化简卡诺图即可。
module top_module(
input a,
input b,
input c,
output out );
assign out=b|c|a;
endmodule
Kmap2
我是这样化简的。
modul
Dff
这一节终于开始时序电路了。首先是一个用的最多的D触发器。
module top_module (
input clk, // Clocks are used in sequential circuits
input d,
output reg q );//
Count15
module top_module (
input clk,
input reset, // Synchronous active-high reset
output [3:0] q);
always@(posedge clk)
Shift4
异步复位同步置数和使能。
module top_module(
input clk,
input areset, // async active-high reset to zero
input load,
input ena,
input
Rule90
第一次见这东西有点莫名其妙，但是其实看懂了之后就是左移和右移相异或，注意这里使用的是逻辑右移，会自动补零，不能使用算数左移<<<。
module top_module(
input clk,
input load,
input [511:0
Mux2to1
module top_module(
input a, b, sel,
output out );
assign out=sel?b:a;
endmodule
Mux2to1v
100位和1位的是一样的。
module top_module(
Fsm1
这里需要实现一个简单的摩尔状态机，即输出只与状态有关的状态机。
我这里代码看上去比长一点，答案用的case和三目运算符，结果是一样的。
module top_module(
input clk,
input areset, // Asynchronous res
Bugs mux2
原本代码的逻辑是反的，这不是坑人吗。
module top_module (
input sel,
input [7:0] a,
input [7:0] b,
output [7:0]out );
assign out = ({8{
Exams/review2015 count1k
计数到999再清零即可。
module top_module (
input clk,
input reset,
output reg[9:0] q);
always@(posedge clk)
Tb/clock
这题要求给dut模块一个时钟。
module top_module ( );
reg clk;
always #5 clk=~clk;
initial begin
clk = 0;
end
dut u0(clk);
en
Sim/circuit1
从波形不难看出ab是相与的关系。
module top_module (
input a,
input b,
output q );//
assign q = a&b; // Fix me
endmodule
Sim/cir
目录
实验 9 FPGA数字钟
实验分析：
实现思路：
硬件支持：
硬件描述语言代码编写：
1 顶层模块
2 时钟分频，(正/倒)计时器模块
3 输入处理模块in_out.v
5 24小时时钟，计时，秒表模块
6 闹钟
7 时间设置
实验 9 F
概述
ZYNQ分为PS和PL两部分，PS端即ARM，PL即FPGA。在使用ZYNQ的时候不免需要PS和PL端进行通信。大多是情况下PS作为主端，PL作为从端，通过AXI总线实现PS-PL端的通信。本文主要介绍PL（即FPGA）如何配置的。
Block Design创建
1.点击Create
这次设计一个多字节(8-256位)且波特率可更改(通过修改例化模块的参数)的串口发送模块。
1、状态机的设定
状态机的设定有空闲、发送、和数据移位三个状态，其中空闲状态为等待多字节发送的信号；
发送状态为给8位串口发送模块传输待发送8位的数据同时判断是否发送完数据回到空闲状态；
数据移位状态为等
客服
